스위칭 전원 공급 장치의 효율성을 최적화할 수 있나요? 네, 물론입니다. 핫 루프 PCB ESR 및 ESL의 최소화가 효율성을 최적화하는 주요 방법입니다. 기생 요소가 최소화된 핫 루프 PCB 레이아웃은 전력 효율을 대폭 향상시키고, 전압 링잉을 낮추며, 전자파 장해(EMI)을 감소시킬 수 있습니다.
핫 루프와 PCB 레이아웃 기생 요소
스위칭 레귤레이터에서 전류는 일반적으로 비교적 크고 빠르게 스위칭됩니다. 이로 인해 특정 기생 트레이스 인덕턴스에 전압 오프셋이 발생할 수 있으며, 또한 전류가 인접한 회로 소자에 용량성 결합하여 전원 공급 장치의 잡음 방사를 증가시킬 수도 있습니다.
스위칭 모드 파워 컨버터의 핫 루프는 빠르게 스위칭하는 전류가 흐르는 고주파 AC 전류 루프로, 고주파 커패시터와 인접한 전력 FET에 의해 형성되는 중요한 회로 경로입니다. 잘못 설계된 핫 루프 레이아웃은 ESR, ESL 및 EPC(equivalent parallel capacitance, 등가 병렬 커패시턴스)와 같은 PCB 기생 요소 증가에 따른 문제를 겪게 되며, 이는 파워 컨버터의 효율, 스위칭 성능, 그리고 EMI 성능에 상당한 영향을 미칩니다.
그림 1. 핫 루프 ESR 및 ESL이 포함된 벅 컨버터(출처: Analog Devices)
그림 1은 동기식 벅 강압 DC-DC 컨버터의 회로도를 보여줍니다. 핫 루프는 MOSFET M1과 M2, 그리고 디커플링 커패시터 CIN에 의해 형성됩니다. M1과 M2의 스위칭 동작으로 고주파 di/dt 및 dv/dt 잡음이 발생합니다. CIN은 고주파 잡음 성분이 우회할 수 있는 낮은 임피던스 경로를 제공합니다. 그러나 기생 임피던스(ESR, ESL)가 부품 패키지 내부와 PCB 트레이스에 존재합니다.
핫 루프의 ESR 및 ESL을 정확하게 추출하면 스위칭 성능을 예측하고 핫 루프 설계를 개선하는데 도움이 됩니다. 사용자들이 PCB 기생 요소를 추출할 수 있는 Ansys Q3D, FastHenry/FastCap, StarRC 등과 같은 도구도 있습니다. Ansys Q3D와 같은 상용 도구는 정확한 시뮬레이션을 제공하지만, 일반적으로 가격이 비쌉니다. FastHenry/FastCap은 부분 요소 등가 회로(PEEC) 수치 모델링을 기반으로 하는 무료 도구로, 프로그래밍을 통해 다양한 레이아웃 설계를 유연하게 시뮬레이션할 수 있지만 추가적인 코딩이 필요합니다.
핫 루프 PCB ESR 및 ESL 대 디커플링 커패시터의 위치
LTM4638은 6.25mm × 6.25mm × 5.02mm 크기의 소형 BGA 패키지로 된 20VIN, 15A의 일체형 강압 벅 컨버터 모듈로, 높은 전력 밀도, 빠른 과도 응답, 그리고 높은 효율을 제공합니다. 이 모듈은 작은 고주파 세라믹 커패시터 CIN를 내장하고 있지만, 작은 패키지 크기로 인해 충분하지 않습니다. 아래 그림 2~4는 데모 보드에서 추가적인 외부 CIN으로 인해 발생하는 세 가지의 서로 다른 핫 루프 구성을 보여줍니다.
첫 번째는 그림 2의 수직 핫 루프 1로, CIN1이 μModule 레귤레이터의 바로 아래 바닥면에 배치됩니다. μModule의 VIN과 GND BGA 핀이 비아를 통해 CIN1에 직접 연결되어, 데모 보드에서 핫 루프 경로가 가장 짧습니다.
두 번째는 그림 3의 수직 핫 루프 2로, CIN2 역시 바닥면에 배치되지만 μModule 레귤레이터의 측면 공간으로 이동하였습니다. 그 결과, 핫 루프에 PCB 트레이스가 추가로 더해져, 수직 핫 루프 1에 비해 ESR 및 ESL이 더 클 것으로 예상됩니다.
세 번째 핫 루프는 그림 4의 수평 핫 루프로, CIN3이 PCB 윗면에 μModule 레귤레이터와 가까이 배치됩니다. µModule의 VIN과 GND 핀은 비아를 거치지 않고 윗면의 동박을 통해 CIN3에 연결됩니다. 그럼에도 불구하고 다른 핀 배치로 인해 윗면의 VIN 트레이스 폭이 제한되어, 수직 핫 루프 1에 비해 루프 임피던스가 증가합니다.
서로 다른 핫 루프에서의 ESR 및 ESL을 실험적으로 검증하기 위해, 12V에서 1V까지의 CCM(연속 전도 모드) 동작 시 데모 보드의 효율과 VIN AC 리플을 측정하였습니다. 이론적으로 ESR이 낮을수록 효율은 높으며, ESL이 작을수록 VSW 링잉 주파수가 높아지고 VIN 리플 크기는 작아집니다. 그림 5a는 측정된 효율을 보여줍니다.
수직 핫 루프 1은 가장 낮은 ESR에 맞게 가장 높은 효율을 보여줍니다. 수평 핫 루프와 수직 핫 루프 1 사이의 손실 차이는 추출된 ESR을 기반으로 계산되며, 이는 그림 5b의 실험 결과와 일치합니다. 그림 5c의 VIN 고주파 리플 파형은 CIN 양단을 테스트한 결과입니다. 수평 핫 루프는 수직 핫 루프 1에 비해 VIN 리플 크기는 더 크고 링잉 주파수는 더 낮아서, 루프 ESL이 더 크다는 것을 입증합니다. 또한 루프 ESR이 더 높기 때문에 수평 핫 루프의 VIN 리플은 수직 핫 루프 1보다 더 빠르게 감쇠 됩니다. 뿐만 아니라, VIN 리플이 낮을수록 EMI가 감소하여 EMI 필터 크기를 더 작게 만들 수 있습니다.
핫 루프 PCB ESR 및 ESL 대 MOSFET의 크기와 위치
개별 부품 기반의 설계에서는 전력 FET의 배치와 패키지 크기도 핫 루프의 ESR 및 ESL에 상당한 영향을 미칩니다. 아래 그림의 (a)~(c)는 5mm × 6mm 크기의 MOSFET을 사용한 세 가지 대중적인 전력 FET 배치 사례를 보여줍니다. 핫 루프의 물리적 길이가 기생 임피던스를 결정합니다. 따라서 FET M2를 90˚ 돌린 (b) 배치와 180˚ 돌린 (c) 배치는 모두 (a)에 비해 루프 경로가 짧아져 ESR이 60%, ESL이 80% 감소합니다. 90˚ 배치가 효과적이므로, 그림 (b)의 사례를 기준으로 루프 ESR 및 ESL을 더 줄이기 위해 몇 가지 사례를 더 조사하였습니다.
그림 6. 핫 루프 PCB 모델: (a) 5 mm × 6 mm MOSFET을 일직선으로 배치; (b) 5 mm × 6 mm MOSFET을 90˚ 돌려 배치; (c) 5 mm × 6 mm MOSFET을 180˚ 돌려 배치
그림 (d)에서, 5mm × 6mm MOSFET은 병렬로 연결된 두 개의 3.3mm × 3.3mm MOSFET으로 대체되었습니다. MOSFET의 풋프린트가 더 작아져 루프 길이는 더욱 짧아지고, 루프 임피던스도 7% 줄어들었습니다. 그림 (e)에서, 핫 루프 층 아래에 접지층을 배치하면, 핫 루프의 ESR 및 ESL은 (d)에 비해 2% 더 감소합니다. 그 이유는 접지층에 발생한 와전류가 반대 방향의 자기장을 유도함으로써 루프 임피던스를 감소시키는 효과를 주기 때문입니다. 그림 (f)에서는, 또 다른 핫 루프가 바닥면에 형성됩니다. 두 개의 병렬 MOSFET를 윗면과 바닥면에 대칭으로 배치하고 비아로 연결할 경우, 병렬 임피던스로 인해 핫 루프 PCB의 ESR 및 ESL은 더욱 뚜렷하게 감소합니다. 따라서, 더 작은 크기의 소자를 90˚ 또는 180˚ 돌려 윗면과 바닥면에 대칭적으로 배치하면 PCB ESR 및 ESL을 가장 낮게 만들 수 있습니다.
그림 6. (d) 두 개의 병렬 3.3mm × 3.3mm MOSFET을 90˚ 돌려 배치, (e) 두 개의 병렬 3.3mm × 3.3mm MOSFET을 90˚ 돌려 배치하고 접지층 추가, (f) 3.3mm × 3.3mm MOSFET을 90˚ 돌려 윗면과 바닥면에 대칭으로 배치
그림 7. (a) MOSFET이 일직선으로 배치된 DC2825A(LT8390 데모 보드)의 핫 루프; (b) MOSFET을 90˚ 돌려 배치한 DC2626A(LT8392 데모 보드)의 핫 루프; (c) M1 턴온 시 VIN 리플 파형
그림 8. 핫 루프 PCB 모델: (a) CIN과 M2 가까이 5개의 GND 비아 배치; (b) CIN과 M2 사이에 14개의 GND 비아 배치; (c) (b)를 기반으로 GND에 6개의 비아 추가 배치; (d) (c)를 기반으로 GND에 9개의 비아 추가 배치
핫 루프 PCB ESR 및 ESL 대 비아 배치
핫 루프에서 비아를 배치하는 것도 루프 ESR 및 ESL에 중요한 영향을 미칩니다. 그림 8에서와 같이, 2층 PCB 구조에 전력 FET를 직선으로 배치한 핫 루프를 모델링하였습니다. FET는 윗면에 배치되어 있으며, 바닥면은 접지면입니다. CIN GND 패드와 M2의 소스 패드 사이 기생 임피던스인 Z2는 핫 루프의 일부이며, 이를 예시로 분석하였습니다. Z2는 FastHenry를 통해 추출하였습니다. 표 3에 다양한 비아 배치에 따라 시뮬레이션된 ESR2와 ESL2를 요약해 비교하였습니다.
일반적으로, 비아를 더 많이 추가하면 PCB 기생 임피던스는 감소하지만, ESR2와 ESL2의 감소가 비아의 수에 비례해 선형적으로 줄어들지는 않습니다. 단자 패드에 가까운 비아가 PCB ESR 및 ESL을 가장 확실하게 감소시킵니다. 따라서, 핫 루프 레이아웃 설계의 경우, 고주파 루프 임피던스를 최소화하기 위해 CIN과 MOSFET의 패드 가까이에 여러 개의 핵심적인 비아를 배치해야만 합니다.
결론
핫 루프의 기생 요소를 줄이면 전력 변환 효율을 향상시키고, 전압 링잉을 낮추며, EMI를 줄이는 데 도움이 됩니다. PCB 기생 요소를 최소화하기 위해, 디커플링 커패시터의 위치를 다양하게 바꿔보고, MOSFET의 크기와 위치도 바꿔보고, 그리고 비아 배치도 다양하게 바꿔가며 핫 루프 레이아웃 설계를 연구 및 비교하였습니다. 핫 루프 경로가 짧을수록, MOSFET의 크기가 작을수록, MOSFET을 90˚ 및 180˚ 돌려 (PCB 위아래에) 대칭으로 배치하고, 주요 부품 가까이에 비아를 배치할수록 핫 루프 PCB ESR 및 ESL을 최소화할 수 있었습니다.
영문 원본: Optimizing the Switching Power Supply Layout by Minimizing Hot Loop PCB ESRs and ESLs