J-Link 仿真器能支持不少介面，目前支持以下介面：
- JTAG
- SWD/SWO/SWV
- cJTAG
- FINE
- SPD
- ICSP
其中一個常見的介面是 JTAG。 JTAG 連接介面是一個 20 個接腳插座，如下所示。
J-Link 後期的產品 (如 J-Link ULTRA+ )，它們的插腳仍然保留用於韌體擴展目的。 在正常偵錯環境中，它們可以保持開路或連接到 GND。 一般而言，它們對於 JTAG/SWD 不是必需的。
J-Link 有一個與 ARM 的 Multi-ICE 兼容的 JTAG 插頭。 JTAG 插頭是 20 個接腳 IDC 插頭（2.54mm 公頭），可與安裝在帶狀電纜上的 IDC 插座連接。 為了能夠正確連接，有必要仔細檢查 JTAG 引腳排列。
下圖顯示了 J-Link JTAG 接腳排列：
| 接腳 | 訊號 | 類型 | 說明 | 功能 |
|---|---|---|---|---|
| 1 | VTref | 輸入 | 目標參考電壓 | 它用於檢查目標是否有電，為輸入比較器創建邏輯電平參考，並控制目標的輸出邏輯電平。它通常由目標板的 Vdd 供電，並且不能有串聯電阻。 |
| 2 | 未連接 | NC | 無連接到 J-Link | 為與其他設備兼容而保留。連接到 Vdd 或在目標系統中保持打開狀態。 |
| 3 | nTRST | 輸出 | JTAG Reset | 從 J-Link 輸出到目標 JTAG 埠的 Reset 信號。通常連接到目標 CPU 的 nTRST。該接腳通常在目標上拉高，以避免在沒有連接時意外復位。 |
| 5 | TDI | 輸出 | 目標 CPU 的 JTAG 數據輸入 | 建議將此接腳拉到目標 CPU 上定義的狀態。通常連接到目標 CPU 的 TDI。 |
| 7 | TMS | 輸出 | 目標 CPU 的 JTAG 模式設輸入 | 該接腳應在目標 CPU 上拉高。通常連接到目標 CPU 的 TMS。 |
| 9 | TCK | 輸出 | JTAG 時鐘訊號到目標 CPU | 建議將此接腳拉到目標 CPU 的定義狀態。通常連接到目標 CPU 的 TCK。 |
| 11 | RTCK | 輸入 | 從目標 CPU 返回測試時鐘訊號 | 一些目標 CPU 必須將 JTAG 輸入與內部時鐘同步。為滿足此要求，您可以使用返回並重新定時的 TCK 來動態控制 TCK 速率。 J-Link 支持自適應時鐘，它等待 TCK 更改正確回顯，然後再進行進一步更改。如果可用，連接到 RTCK，否則連接到 GND。 |
| 13 | TDO | 輸入 | 從目標 CPU 輸出的 JTAG 數據 | 通常連接到目標 CPU 的 TDO。 |
| 15 | nRESET | I/O | 目標 CPU 復位訊號 | 通常連接到目標 CPU 的 RESET 接腳，通常稱為 “nRST” 、 “nRESET” 或 “RESET”。該訊號是低電平有效訊號。 |
| 17 | DBGRQ | NC | 未在 J-Link 內部連接 | 它保留用於與其他設備兼容，用作目標 CPU 系統的除錯請求訊號。如果可用，通常連接到 DBGRQ，否則保持打開狀態。 |
| 19 | 5V-Supply | 輸出 | 供應電壓 | 該接腳可用於為目標 CPU 硬體供電。 |
註解:
-
所有標記為 NC 的接腳均未在 J-Link 內部連接。任信訊號都可以在這裡應用； J-Link 將簡單地忽略這樣的訊號。接腳 4、6、8、10、12、14、16、18、20 是連接到 J-Link 中 GND 的 GND 接腳。-它們還應該連接到目標系統中的 GND。
-
接腳 2 未在 J-Link 內部連接。許多目標 CPU 都連接了接腳 1 和接腳 2。一些目標 CPU 使用接腳 2 而不是接腳 1 來提供 VCC。這些目標 CPU 不適用於 J-Link，除非接腳 1 和接腳 2 連接到目標的 JTAG 連接器上。
-
接腳 3 (TRST) 應連接到目標 CPU 的 TRST 接腳（有時稱為 NTRST）。如果未接連接此接腳，J-Link 也可以工作，但您在除錯時可能會遇到一些限制。 TRST 應與 CPU 復位（接腳 15）分開
-
如果可用，接腳 11 (RTCK) 應連接到 RTCK，否則連接到 GND。
-
連接器的接腳 19（5V-Target supply）可用於為目標硬體供電。供應電壓為 5V，最大電流為 300mA。輸出電流受到監控並防止過載和短路。
想了解更多 J-Link 埠，請訪問 “ Segger J-Link interface description ”。