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ram.vhd (2.4 KB)
特長
- シングルポートRAMコンポーネントのVHDLソースコード
- メモリサイズを設定可能
- 各データワードの幅を設定可能
- 多くのFPGAの内部メモリブロックリソースに合成可能
はじめに
VHDLで記述されたシングルポートRAM回路の詳細です。このメモリコンポーネントは、指定されたメモリアドレスからデータを出力し、ライトイネーブルがアサートされるとこのアドレスに入力データを書き込みます。Quartus Primeバージョン17.0.0を使用して設計されています。必要なリソース要件は実装に依存します。図1は、RAMをシステムに組み込んだ典型的な例を示しています。
図1． 実装例
アーキテクチャ
このRAMは、write-before-readアーキテクチャを採用しています。書き込みサイクルでは、RAMはデータを書き込んでから出力ポートに読み出すので、出力ポートに表示されるデータは、上書きされる古いデータではなく、書き込まれるデータと同じになります。
RAMの構成
RAMは、ENTITYでGENERICパラメータを設定することによって構成されます。表1にパラメータを示します。
表1． GENERICパラメータ
ポートの説明
表2にRAMのポートについて説明します。
表2． ポートの説明
まとめ
このプログラマブルロジックRAMはシンプルなシングルポートメモリコンポーネントで、指定されたメモリアドレスからデータを出力し、ライトイネーブルがアサートされると、このアドレスに入力データを書き込みます。メモリロケーション数、データ幅ともに設定可能です。
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