FPGA‘s mit kleinem Footprint und kostengünstige PCB-Technologie – das Beste aus zwei Welten von Microchip (Ex -Microsemi / Ex-Actel) – das Layouts kann mit den typischen Design-Regeln von 0,8 mm Raster ausgeführt werden obwohl es nominell einen Pitch von 0.5mm aufweist
Zusammenfassung:
Erfahren Sie mehr über die Möglichkeiten der Kombination von kleinen FGPA-Gehäusen mit kostengünstiger PCB-Technologie für platzbeschränkte Anwendungen.
Ist der Platz für Ihr Elektronikdesign begrenzt?
Haben Sie viele Funktionen in Ihrem Design, müssen diese aber in einem kleinen Gehäuse unterbringen?
Sind die Leiterplattenkosten ein Problem?
Wenn ja, lesen Sie weiter.
Diese Geschichte beginnt damit, daß Sie ein FPGA mit geringem Stromverbrauch benötigen, das zu Ihrem Design paßt. Der Microchip Flash-basierte PolarFire® FPGA ist der Baustein, für den Sie sich entschieden haben, und er ist so konzipiert, daß er in der Regel ohne Kühlkörper und bei hohen Umgebungstemperaturen funktioniert. PolarFire FPGAs haben auch ältere Geschwister, die Igloo®2 und SmartFusion®2 FPGAs und SoCs, bei denen der niedrige Stromverbrauch ebenfalls gilt.
In diesem Artikel gehe ich nicht näher auf das FPGA selbst ein, sondern auf die Geschichte des Gehäuses. Für Details zu den PolarFire FPGAs lesen Sie bitte hier weiter: PolarFire® FPGAs | Microchip Technology
Wenn man sich die Produkttabelle der PolarFire FPGAs ansieht (Tabelle 1), sieht die Gehäusegeschichte harmlos aus. Einige Leser werden vielleicht sogar vor dem 0,5 mm Pitch-Maß zurückschrecken.
Hier kommt die besondere Schönheit dieses FPGA-Gehäuses ins Spiel.
Das FCSG325-Gehäuse ist zwar auf 0,5 mm Pitch aufgebaut, hat aber auch einige weiße Flächen auf dem Ball Grid Array (Abbildung 1).
Der innere Bereich des Gehäuses ist mit Pins für Versorgung und Masse bestückt, während die äußeren Ringe Benutzer-I/Os und Transceiver-Pins sind. Das bedeutet, daß nur ein kleiner Teil des Gehäuses genutzt wird, um die Nutzsignale aus dem Gehäuse zu führen.
Es wurden mehrere Anwendungsfälle auf dieses Gehäuse übertragen und als Beispiele dargestellt:
1) Generisches Layout für alle Pins:
Die oberste Schicht wird verwendet, um Signale aus allen Ein-/Ausgängen (E/As) der äußeren Ringe herauszuführen, einschließlich der Transceiver im unteren Teil des Bildes.
Für diese Signale sind überhaupt keine Durchkontaktierungen erforderlich (Abbildung 2).
Die untere Schicht nimmt Signale vom mittleren Ring auf. Da der äußere Ring ohne Durchkontaktierungen verlegt wurde, sind keine Hindernisse vorhanden und die Signale können leicht herausgeführt werden. Die Mitte des Gehäuses zeigt, daß Durchkontaktierungen für die getrennten Stromversorgungs- und Masselagen verwendet werden (Abbildung 3).
Einige innere Kugeln stellen aber keine Hindernisse durch Vias von anderen Pins dar.
Eine dritte Lage wurde für die wenigen Pins benötigt, die für die verbleibenden Signale übrig blieben (Abbildung 4).
Die hier verwendeten Durchkontaktierungen sind 0,1 mm groß.
Der Rest des Layouts kann mit den typischen Regeln von 0,8 mm Raster realisiert werden.
Es werden auch keine vergrabenen oder blinden Durchkontaktierungen benötigt.
2) DDR4 mit 32-Bit-Datenpfad (Abbildung 5):
Das FCSG325-Gehäuse hat zwei vordefinierte Vorschläge für DDR4-Speicher, die eine sehr schnelle und einfache Pin-Zuordnung innerhalb des FPGAs ermöglichen.
Ist dies ein Nachteil in Form von weniger Flexibilität oder ein Vorteil?
Eindeutig ein Vorteil!
Die Auswahl einer optimierten Pinbelegung für DDR4, ohne daß es zu Überlastungen kommt, ist ein iterativer Prozeß. Mit dem vordefinierten Layout wird der Pin-Out-Prozess zu einem SEP (Somebody Else’s Problem, Somebody else's problem - Wikipedia).
Dieser Vorteil erspart Ihnen die Anzahl der Lagen zu Erhöhen und kann Ihnen daher viel Zeit und Sorgen ersparen.
Das Layout der DDR4-Schnittstelle basiert auf diesem Vorschlag und wurde in nur zwei Signallagen geroutet.
Diese beiden Lagen umfassen alle 32 Datenleitungen und Adress-/Befehlsleitungen.
Auch hier wurden keine vergrabenen oder blinden Durchkontaktierungen verwendet.
Nun gibt es Umstände, unter denen dieses vorgeschlagene Layout aufgrund einiger Randbedingungen nicht funktionieren kann.
In diesen Fällen, in denen Sie vom vorgeschlagenen Layout abweichen müssen, bietet Microchip Design-Services an, die Ihnen beim Entwurf und/oder der Bestätigung Ihres Layouts weiter helfen können. Einzelheiten zu diesem Angebot finden Sie hier:
https://www.microsemi.com/product-directory/fpga-soc-design/4182-fpga-design-services-solutions
3) Kostenoptimiertes Layout:
Wenn nur der äußere Ring von E/As verwendet wird, sind zusätzliche Kostenoptimierungen möglich. Abbildung 6 zeigt mehrere unabhängige Schnittstellen, die auf der obersten Schicht nach außen geführt werden. Dadurch bleibt der weiße Raum unter dem Gehäuse frei und ermöglicht die Verwendung von Durchkontaktierungen mit 0,33 mm Durchmesser .
Wenn man auf die Versorgungspins zoomt, sieht man die größeren Durchkontaktierungen im freien weißen Raum (Abbildung 7).
In allen Anwendungsfällen lagen die Leiterbahnbreiten bei 4 MIL/0,1 mm und der Abstand zwischen Leiterbahn und Pad bei 3,1 MIL/0,08 mm.
Layoutvorschläge für dieses und andere Gehäuse sind ebenfalls bereits online veröffentlicht.
Unter diesem Link finden Sie generische *.brd-Dateien mit Vorschlägen für Breakouts für alle FPGA-Gehäuse: https://www.microsemi.com/document-portal/doc_download/1243895-pf-breakoutboardfiles
Weitere Ratschläge für das Layout Ihrer Leiterplatte unter Verwendung der verschiedenen Pitch-Größen finden Sie in dieser Application-Note: https://www.microsemi.com/document-portal/doc_download/137520-ac462-polarfire-fpga-package-fanout-application-note
Wie können diese Layout-Vorschläge Ihnen und Ihrem Design helfen?
Es sind Hinweise, die Ihnen zeigen, wie Sie die Vorteile der beiden Welten – kleiner Gehäuseabstand und kostengünstige Leiterplattentechnologie – kombinieren können, um Ihre platzbeschränkten Designs leichter zu bewältigen.
Viel Spaß beim Entwerfen!