Unterstützung bei Logikproblemen mit DE-10 Nano Pins
23. März
Dies ist das erste Mal, daß oeast einen Beitrag verfaßt hat – heißen wir ihn in unserer TechForum Community willkommen!
Ich habe derzeit einen TerasIC DE-10 Nano und einige meiner Pins an JP junction 7 und 1 sind entweder auf einer logischen eins oder logisch Null. Gibt es irgendetwas, was ich dagegen tun kann?
rick_1976 Applications Engineer
Wenn man davon ausgeht, daß Sie nicht über die Versorgungspins an diesen Headern sprechen, wäre ein solches Verhalten am Ehesten das Ergebnis entweder eines Programmierfehlers oder eines Hardwarefehlers.
Zu sagen, daß es eine Million verschiedene Gründe gibt, warum ein Pin nicht wackelt, ist im Zusammenhang mit FPGAs wahrscheinlich eine wortwörtliche Untertreibung. Wenn Sie und das Board bzw. die Software beide Neulinge mit Field-Programmable Gate Arrays sind, ist eine Art Konfigurations-/Codefehler höchst wahrscheinlich.
Andererseits, wenn Sie sich beide gut auskennen und Sie daher ziemlich sicher sein können, daß Sie alle richtigen Beschwörungsformeln und Rituale angewandt haben, um die fraglichen Pins zum Wackeln zu bringen, dann ist es am wahrscheinlichsten, daß der Baustein einen Schaden durch ESD (Electro-Static Discharge – Elektro-Statische Entladung) oder ähnlichen Streß erlitten hat und irreparabel beschädigt ist.
Vielen Dank für Ihre Antwort. Ich habe alles getan, was ich nach meinen Kenntnissen tun kann, um es herauszufinden. Immer wenn ich die JP-Verbindungen aufrufe, geben mir bestimmte Pins, die nicht VCC sind, ein High. Und andere sind low, nachdem ein Code eingegeben wird, wenn ich ein high erwarte. Ich und das Board sind nicht so gut vertraut, aber wir sind auf einem gute Weg.