MIPI（Mobile Industry Processor Interface）は、スマートフォン、タブレット、ラップトップ、ハイブリッドデバイスなどのモバイルデバイス用に設計された業界仕様の標準規格です。MIPI規格は、MIPI D-PHY、C- PHYおよびM-PHYという3つの共通の独自の物理レイヤを定義します。 各仕様を適用して、さまざまなプロトコルレイヤおよびアプリケーションをサポートできます。
MIPI D-PHY
MIPI D-PHYは、柔軟性があり、高速、低電力、低コストのソリューションであるため、スマートフォンのカメラやモニタでより一般的に使用されています。 モバイル業界以外では、自動車用カメラセンシングシステム、衝突防止レーダー、車載インフォテインメントシステム、ダッシュボードディスプレイにも適用されます。 たとえば、下図のようなTIの SNx5DPHY440SS シリーズがあります。 DHYチップは、アプリケーションレベルのポートの各入力ピンの信号ソースとデータチャネル間の偏差を自動的に補正するため、回路の冗長性を減らすことができます。
MIPI C-PHY
MIPI C-PHYは、帯域幅に制約のあるチャンネルであっても、ディスプレイとカメラをアプリケーションプロセッサに接続するなどの高いスループットパフォーマンスを提供します。 MIPIカメラシリアルインターフェイス（MIPI CSI-2）およびMIPIディスプレイインターフェイス（MIPI DSI-2）エコシステムにPHYを提供し、設計者が実装を拡張してさまざまな高解像度のイメージセンサおよびディスプレイをサポートできるようにします。
たとえば、ONSEMIのFSA660TMX は（下図のように）、高速ソーススイッチング機能を提供します。
図1． FSA660TMXのアプリケーション図
MIPI M-PHY
MIPI M-PHYは、高解像度の画像、高いビデオフレームレート、大きなディスプレイまたはメモリに高速通信チャネルを必要とするデータインテンシブアプリケーション向けに設計されています。 これは、複数の市場とユースケースに効果的に対処するために業界プラットフォーム全てで開発できる構成オプションと機能をエンジニアに提供する多目的なPHYです。以下は、これら3つの物理層仕様の簡単な比較です。
| 特性 | M-PHY | D-PHY | C-PHY |
|---|---|---|---|
| 主なユースケース | 性能重視の双方向パケット/ネットワークに対応するインターフェース | 低速のバンド内リバースチャネルを備えた効率的な単方向ストリーミングインターフェイス | 低速のバンド内リバースチャネルを備えた効率的な単方向ストリーミングインターフェイス |
| HSクロック方式 | 埋め込みクロック | DDRソース同期クロック | 埋め込みクロック |
| チャネル補正 | イコライゼーション | クロックに対するデータスキュー制御 | エンドコードによるデータ、トグルレートの低減 |
| 構成/ピンの最小要件 | 1方向あたり1レーン、デュアルシンプレックス、各2ピン（合計4ピン） | 1レーン+クロック、シンプレックス、4ピン | 1レーン（トリオ）、シンプレックス、3ピン |
| 最大送信振幅 | SA: 250mV（ピーク）, LA: 500mV（ピーク） |
LP: 1300mV（ピーク） | HS: 360mV（ピーク） |
| 1レーンあたりのデータレート（HS） | HS-G1: 1.25, 1.45 Gb/s, HS-G2: 2.5, 2.9 Gb/s, HS-G3: 5.0, 5.8 Gb/s; （ラインレートは、8b10b エンコード） | 80 Mbps to ~2.5 Gbps（アグリゲート時） | 80 Msym/s to 2.5 Gsym/s times 2.28 bits/sym, すなわち最大 5.7 Gbps （アグリゲート時） |
| 1レーンあたりのデータレート（LS） | 10kbps – 600 Mbps | < 10 Mbps | < 10 Mbps |
| 1ポートあたりの帯域幅（3または4レーン） | ~ 4.0 – 18.6 Gb/s （アグリゲート帯域幅） | Max ~10 Gbps per 4-lane port（アグリゲート時） | Max ~ 17.1 Gbps per 3-lane port（アグリゲート時） |
| ポートあたりの一般的なピン数（3または4レーン） | 10（4レーンのTX、1レーンのRX） | 10（4レーン、1レーンクロック） | 9（3レーン） |
| バージョン | v4.1 (March 2017) | v2.1 (March 2017) | v1.2 (March 2017) |
CSI-2で、レーンのP / Nチャンネル間の最大長ミスマッチはいくらかわかりますか？ D-PHY規格は、直接的にはレーン間のミスマッチしか述べていないようです（<UI / 50）。
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こんにちは
誰かこのリクエストを手伝ってくれませんか？
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興味深い質問です。Vernaさん; MIPI CSI-2標準の場合、私が見ている中では公開された制限は実際にはありません。 ただし、各サプライヤは、レシーバの制限について、「アイダイアグラム」の最悪のシナリオをそのままリストまたは定義しています。
つまり、「レシーバに何を供給する必要があるか」ということです。
これらの例は、Efinix T20およびT120デバイスの仕様書から入手できます。
https://www.efinixinc.com/docs/trion20-ds-v1.0.pdf ; ボード上にMIPI CSI-2インターフェイスが強化されたFPGA搭載。 Efinix MIPI開発ボードもご参照ください。;
https://www.digikey.jp/ja/product-highlight/e/efinix/trion-t20-mipi-d-phy-csi-2-development-kit
また、Xilinxフォーラム では、「インターレーンミスマッチ」の簡単かつトップレベルの説明を見つけることができます。 :
I hope this helps
Bill